集成电路设计步骤:跟上现代DFM

关键的外卖

• 为什么集成电路设计需要一个方法从两个不同的方向。

• 一个调查的过程集成电路设计文件做准备。

• 成本和收益问题限制了集成电路的物理设计。

密集的晶体管数硅片开始一系列的集成电路设计步骤。

尽管最近介绍,晶体管是人类历史上最生产的单品。除非完全不可预见的技术突破,这是不可能改变:设备晶体管数量增加了指数在过去的几十年里引入以来,小型制造业奇迹是数字革命的核心。然而,越来越多的晶体管数量的趋势正在推动设计和制造过程的极限。集成电路设计的步骤构建一个迭代过程,结婚与高层关注细节,系统包含的设备特性和功能。

迭代和双向设计动机

集成电路设计的步骤类似于PCB设计,但差异出现由于更多的约束和更严格的公差。超大规模集成(VLSI)指导集成电路设计,结合数十亿的场效应管成一个单一的芯片等密集的电子功能SoC (SoC)。也类似于PCB设计、VLSI设计流是一个迭代的过程,但需要说明的是,迭代过程中物理制造震级更昂贵的比一个小的原型。和PCB设计不同的是,然而,芯片缺乏用户可服务性制造——它是一个二进制的通过/失败后的产品。

集成电路设计的迭代性质是自顶向下和自底向上相结合的设计风格:

• 一个自顶向下在逆向工程设计是全局意义。设计团队制定一个更大的系统概述和子系统在设计过程中添加细节。
• 一个自底向上设计建立单个流程之前将其纳入系统。

当集成电路设计的大部分集中在自底向上的方法,因为它允许的最细粒度的细节塑造更高水平的设计复杂,自顶向下的方法可以帮助利用自底向上的设计来提高性能的结果。例如,大小是两个总理为ic设计约束,并实现自顶向下的设计架构芯片面积的没有一个准确的估计可能会超过所分配的空间。

相反,集成电路设计应该整合物理约束尽早建立设备功能互补的特性。最好的设计合成错综复杂的自底向上和自顶向下方法的监督:

• 概念设计,IC的规格。与所有工程、集成电路性能会有合理的权衡与设计意图。然而,IC布局将允许重要的自由在这些限制,允许设计师来选择最合适的拓扑结构和位置。

• 方案设计与仿真集成电路的组件需要互连的定义。网表必须充分描述连接电源,地面,和外部I / O管脚。正确实现原理,设计团队必须创建符号代表组件分组称为电路模块。除了布局,这些模块也积分的模拟阶段设计。仿真阶段是双重的:一个设计验证和优化性能的机会。

• 布局和验证,布局可以增强或抑制关键绩效领域,主要的力量,大小,和速度的IC。此外,小心放置会否定对寄生电阻和电容的贡献。布局将执行设计规则检查(DRC)使用可配置的DFM约束检测提出的电路之间的冲突和制造要求。

• 布线后仿真,这个阶段将是一个精致的版本的schematic-level仿真后确定,布局和示意图之间不存在差异。这是一个更健壮的准确模拟,模型实际性能和寄生信号延迟参数并入评估。post-simulation结果布局,提供反馈和匹配可能需要进一步修订设计规范。

物理集成电路设计的细节步骤

之间的差距仍很大一个完整的设计和制造的集成电路。制造工具和技术将要求坚持最小特征尺寸和间距规则。可制造性保证将在迭代和之前的质量取决于集成电路设计步骤:

• 平面布置图,把数十亿单个晶体管将不可行;相反,晶体管在功能分区块,然后递归地定义成更小的子块。平面布置图必须最好减少面积,促进集团这些块路由。

• 位置- - - - - -这个阶段涉及的具体定位块芯片。第一个位置将细胞前评估步骤的一个粗略的安排,旨在优化空间,同时遵守设计限制。估计的路由空间引导位置是否需要继续迭代。

• 路由,块之间的空间互联的储备空间,连接过程包括两个阶段。路由必须保持空间和减少寄生的影响通过占据针之间可能的最短路径。首先,全球首选交替方向的路由组织连接金属层。详细的路由,它指定这些连接的几何图形。

• 萃取-物理布局转化为一个网表最准确的模拟,结合精确的细节。电气参数的最后检查是必要建立信号延迟和时机。

一步通过与节奏的集成电路设计的解决方案

集成电路设计步骤需要严格的控制水平和精度将密集的晶体管编造事实现代包装。然而,集成电路设计并不在概念上离开的过程发现的PCB设计,而不应该让人惊讶,后者是一个模拟的生产实践。董事会或组件需要复杂与最先进的建模工具集,不断实现利润的性能设计。抑扬顿挫的PCB设计和分析软件套件提供电子开发团队的和模块化的模拟能力。仿真结果可以无缝集成到OrCAD PCB设计者快,功能齐全的设计环境。

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