超大规模集成

2023年5月12日

硅晶片上的晶体管布局视图

超大规模集成晶片布局最大化效率至关重要。

IC产品工程是极其苛刻,而且与PCB设计,原型可以用作指导设计修改,材料的高成本和加工对ICs意味着设计团队需要在第一个生产运行成功避免重大损失。

当前的的超大规模集成(VLSI)代表一个时代的令人难以置信的性能收益。ICs变得更强大,更小,更便宜,更好的功耗per-transistor基础上。小型装置衣物和便携式电脑只会与他们目前无法实现的特性集如果没有改善集成电路制造技术。

超大规模集成的动机

对新设备的需求和小说修改现有产品的增加,制造技术也必须发展以满足需要。在硬币的另一面,改进生产允许以前无法实现的创新设计。晶体管的萎缩也有多个性能优势。

这个集合的因素被称为Dennard缩放,虽然它颠覆了物理现实就像摩尔定律,很容易看出为什么几十年来集成电路优化的指导原则。晶体管收缩的一个不幸的缺点是增加易感性静电放电由于较小的空气间隙和长度的功能。

超大规模集成电路制造技术已成为专业的在某些情况下。虽然总体目标保持不变(减少晶体管的大小和空间,提高性能),不同的方法。

圆片规模集成(WSI)	标准平面集成电路制造过程中使用一个标准电池重复整个半导体晶片包装而分配空间。WSI公司而不是利用整个晶片作为一个包,允许设计师来弥补额外的空间,将丢失分装晶片。因为wafer-level组件的大小和成本,这种技术被预留给密集型应用空间组装并不是一个问题。
芯片系统(SoC)	抽象层次之上IC, SoC系统包含的所有功能(例如,一台计算机)到一个死。虽然这大大增加生产成本,相应减少功耗,热生成,传输延迟,当量的大小。
三维集成电路(3 d-ic)	像一个拥挤的城市,IC设计师们回避了通过建立垂直空间限制。这可以看到目前堆叠集成电路:类似于PCB,死后被安排和垂直使用通过和电线连接键功能和性能/土地上提供更大的收益模式。另一方面,单片3 d ICs,构造的三维在一个死,是一个正在进行的研究领域。

值得注意的是,一些行业使用定义了一个额外的一代的IC开发被称为ultra-large-scale集成超大规模集成电路(ULSI)后,但其他人认为这是一种不必要的区别。

集成电路设计始于设计层次结构类似于一个PCB。从最高到最低水平的抽象,设计遵循一个标准的工作流程:

VLSI设计布局的最佳实践

尽管所有步骤集成电路设计过程是感动,是后两个步骤(统称为底层工人设计),IC设计师最要求的人才。在一系列的物理和化学过程,在这样一个时尚设计师层绝缘体和导体形成开关定义现代半导体生产。

互补金属氧化物半导体(CMOS)是最常见的半导体由于其优良的性能和组成一个n沟道和p沟道金属氧化物半导体场效应晶体管(MOSFET)。n沟道mosfet和p沟道mosfet(分别nMOS和pMOS)有不同的电荷载体(p沟道电子n沟道,洞),从而影响场效应晶体管的建设。

对任何一种场效应晶体管,设计者可以利用可用空间,盖茨在共用掺杂区域(nMOS)或共享doped-well区域(pmo)。金属的连接井个人场效应晶体管以及配对nMOS和pMOS对权力、地面、普遍的盖茨和输入/输出。

如何构建ICs的一般想法,布局指南接管。这些规则集提供最低设置反映了精密的生产设备,允许轻微的方差固有的生产。节约空间是游戏的名称,请记住以下几点。

门的方向	一个垂直取向是最适合当pMOS和nMOS相似的大小和多输入datapath公司。水平盖茨工作更好地当有大小不匹配pMOS和nMOS场效应晶体管。
结合掺杂区域	连续掺杂区域跨多个pMOS和nMOS场效应晶体管最小化差距和允许密集的位置。
欧拉规则	设计师可以简化特定的门阵列的布局通过跟踪相同的门路径pMOS和nMOS的场效应晶体管。