第五节- PCB设计:扇出的研究
这是第五部分返校系列的PCB设计者和那些可能想多了解一些。
内容
扇出的研究
确定layer-count和通过建设的主要目标是扇出的一项研究。相同的设备平面布置图的根源的研究可能是驱动层数和整体的一个委员会建设。那些坏的几何组件有时唯一该类型的设备驱动的标准包括PCB价格和交货期。解决这一难点后,其余的布局相对比较容易。
简单的陷阱!记住这句话,“粉丝”,并添加相应的通过。精心策划的扇出会得到每一个信号通过地面飞机铜在自己的空虚。当两个通过共享相同的孔铜面,可能会有磁耦合影响电路的完整性。小模数连接器和quad-packs需要一些呼吸的空间,通过将大于针。在安置计划。
图1所示。图片来源:作者——孤立微分对范宁从连接器。
高速微分对像路由减少光谱排放的内层。铜的地面进一步隔离每一对。注意,信号通过聚集对另一个因为这是连接器的针距。其他信号和电源/地遵循一个更熟悉的BGA扇出的连接。
蓝色所示的顶层,是用来减少via-count通过路由层的主要组件。这开辟了渠道第二行,所有的高速微分对发布在第三层青色所示。此外,第三行和所有后续行扇出一个向上的方向diff-pairs给更多的空间。
“fan-up”的例外是地面通过。它们不仅fan-down,但是一些地面别针在第二行也有两个ground-vias这附近有一个ground-via高速信号销。扇出地面销外行向下而不是在一个角度。这允许访问针连接器的内部没有使用通过。
小型化对PCB设计的影响
永无止境的趋势是更小的组件。组件包装设计的主要目的是传播芯片的连接更为合理。一代又一代,球场减少引线数上升。这持续的芯片规模包(CSP)已成为一个正常的技术。
CSP是由硅的比值定义的包。首先,这个比例是1.2:1,整个包只是名义上比死亡本身。这些包装尺寸持续而骰子已经通过进一步收缩节点到个位数的个体特性的纳米尺度。
芯片规模的包装是,根据定义,高密度互连micro-vias主夹层管道。两层的衬底,芯片是快速设计和制造。由此产生的组件包很小。的营销很好但不是那么好当你想设计一个健壮的PCB。
图2。图片来源:日本村田公司——电容器也在萎缩。0201包是很常见的,01005包已经存在了近10年。介绍了008005是一件小事情。翻译,这是10密耳长,5毫升
PCB设计者最终成为负责的工作传统上由衬底。硅模具类型称为倒装芯片将被附加到一个衬底和连接将通过通过SMD垫。
倒装芯片的选择模具粘合做有铜料附在底部的死亡。固体金属基地第2衬底内腔。然后,导线债券是用来连接芯片的向上的别针衬底。唯一的扩张脚距将来自wirebond笼在这种情况下。
即使在芯片供应商使用一个插入器倒装芯片的引脚,扇出的结果可能需要高密度互连。人类发展指数是一个昂贵和耗时的过程。(1)董事会可能二十设备只有其中一个过于小模数与镀完成though-hole通过。
“…最热门的新技术是铜柱的焊料球”
芯片制造商继续推动人类发展指数技术的极限。前缘球栅阵列(BGA)包350微米距;不是14千中心. .按照这个速度垫将焊接掩模的定义。金属垫的大小定义为通过工厂店可以产生最小的。
工厂商店必须在这方面做得更好。包的进一步萎缩,最热门的新技术是铜柱的焊接标准倒装芯片的球。via-in-pad是所有这些技术的基础。图2的浅蓝色部分,仍基本相同尽管萎缩的别针。
图3。图片来源:杜邦——似乎每次行业移动到下一节点,负担在PCB设计和制造人们解决技术难题。
根据杜邦,这种成熟技术允许将衬底包装减少高达300%。你打算做135微米的脚距下来吗?这很荒谬。与此同时,日本村田公司是让01005大小芯片帽看起来巨大的008004包。
可能多一个设备,会使额外的纹理周期建立micro-vias其余的数量可以以更低的成本完成。每个额外的micro-vias层添加一个可衡量的成本比例。我开车回家,因为我们与金钱和PCB可以保持得分相当一部分比尔的材料成本。
这些cost-driving组件通常球栅阵列(BGA)包。quad-flat-pack-no-lead (QFN)包可以有相同的0.5毫米或0.4毫米脚距,不需要一个人类发展指数层叠。一点与涉众沟通包括管理和采购可能足以改变价值主张。如果没有其他的事,它可以让他们知道你有你的头在正确的地方。如果你有时间做一个搜索是否有一个可行的替代,那就更好了。
图4。图片来源:作者的几个例子QFN和QFP包。在这个six-layer HDI层叠,主要组件层也是水平路由层。
扇出研究不需要每个组件被放置在黑板上。具有挑战性的设备(s)可以单独完成。自从痕迹不是路由的集群组件,完成芯片,整件事情没有费多大力气就可以移动。
我发现成功的一个方法是将每个页面的场外的区域。每个页面完成,周围画一个矩形零件和标签的示意图页码和电路描述,通常是在每个页面提供。不是很多工作的组件组织的示意图。布图规划时也更容易对那些涉及电路识别。
使用一个文本大小,仍可见即使整个董事会空间在屏幕上;只是几句话简要描述。让所有这些芯片组成他们的最佳位置允许您探索之间的联系每个函数具有较高的信心。优先级将匹配组的长度和阻抗控制网。
塑造了飞机
配电从地板开始规划和被证明在扇出研究。可能需要一些迭代寻找最有利的计划。使事情变得更好的方式是PCB设计的核心部分。这就是为什么我们要做一个扇出研究之前编织在一起的一切。
着色不同电压域非常重要,因为你要保持动力飞机整洁。如果你有一个树,然后指定颜色,有意义的是一个好主意。使用的深紫到粉红色显示相对功率要求是我的最爱。如果你也有各种各样的领域,尝试清洁地面的色调的绿色和棕色当它到达肮脏的数字的东西。排序组件集群的返回路径是一样重要的像电压保持在一起。
一般来说,高电压间隔时需要额外的关注。安培和毫安,跟踪的宽度或形状。目前产能紧张的地区可以通过垂直扩展。使用另一个形状一个额外的层或更多层,直到总铜的重量足以控制温度上升。确保与多个绑定在一起的形状是通过在源和负载。
电源管理集成电路(PMIC)将有一个集中的电流输出插脚的边缘。输出插脚和电感之间的区域尤其有问题时的噪音。电感的大小相比,沥青的针创建一个情况之间的形状看起来像一个迷,因为他们从针传播。
研究生院区
“痛处”进入一个更清晰的视图形状是充实的力量。扇出研究的主要目标之一是减少生产在路由阶段。如果你足够幸运有一个电源完整性工程师内部,得到他们的意见,或者更好的是,仿真结果是有价值的一步。power-tree越大,这种类型的交互变得必要。
电源完整性是戏剧的主要来源在移动硬件。纠正配电网络能解决电池寿命的问题,热降解和总体性能。每个设计都有一些妥协。给设备清洁和充足的力量将帮助弥补其他缺点。
鉴于小型化的趋势,我们要更加努力来管理从硅外结温度。会有少一点电流泵出,但在很多较小的空间。添加新一代设备的更高的速度高电流密度的情况只有化合物问题。我们想要“更多”所以没有回去。期待大量的仿真和迭代。它来了。
(1)人类发展指数是一种施工方法,允许小通过遍历一个layer-pair。它可以使用via-in-pad没有太多额外的工作。这是一个改变当你没有允许额外的扇出的空间放置期间通过。内层的痕迹开始,最适合于信号的类型。注意层叠图的部分之一。
相关文档
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