锁相环和DLL对时钟同步和倾斜补偿

锁相环与DLL: wWhich时钟同步是最好的吗?

现代的记忆,电信设备和其他系统需要精确的信号定时同步方法的大量使用。中应用的各种方法之间的同步信号线路和参考时钟,锁相环(pll)和迟延锁定环(dll)都是最受欢迎的。这就是你需要知道的关于锁相环和dll和如何使用这些设备在你的数字或模拟系统。

锁相环和DLL函数和设计

锁相环和dll操作在一个类似的功能,但是它们用于不同的应用程序。这两种类型的电路操作反馈回路。目标是锁定一个输出信号序列的相位参考信号,确保两个信号的精确定时。这是特别重要的在数字系统,运行在高数据率快速时钟/信号边缘。两个组件稍有不同的时钟同步系统和信号。

锁相环使用一个高度稳定的VCO(或数字锁相环的NCO),和阶段的VCO反馈电路的输入。相位侦测器和环路滤波器用于再生一个时钟VCO的火车。锁相环通常提供倍频,允许更快的生成或时钟慢火车从输入系统时钟。相比之下,一个DLL通常不提供倍频,尽管这方面的研究正在进行。一个DLL仅仅使用一个可调延迟线对齐输出时钟脉冲和参考时钟脉冲。

锁相环的应用包括去除阶段输出和参考时钟信号之间的差异(时钟抗扭斜)、时钟恢复从一个随机的数据流(如在一个串行连接接收器),振幅解调和频率合成。

对锁相环和DLL电路方框图

的主要应用程序DLL是抗扭斜。传播延迟积累互联上一个时钟信号传播时,遍历缓冲区和盖茨,或者以其它方式推迟整个系统。您可以使用一个DLL移除斜和同步系统时钟的相位在喂食前多个组件。这样可以确保这些组件接收时钟脉冲同步,确保这些组件保持同步。

注意反馈连接下图点;从下游单位反馈发送(ILU、IC、或其他组件)回DLL。输出时钟脉冲的时间稍微调整来补偿任何系统时钟之间的相位差和下游时钟脉冲列车。

这些dll确保下游元素同步时钟信号。

锁相环和dll PCB布局

dll和锁相环通常会被包括在soc,处理器,或其他组件,需要他们正常运转。你甚至可能不会看到这些集成组件的输出,除非你正在与一个系统,需要源同步时钟(例如,更快)。只要你按照组件制造商的布局建议,董事会应正常工作。

锁相环也可以带进你的布局从离散的组件,或者是自己的集成电路。前者适用于dll;您可以使用COTS组件来构建一个自定义DLL直接在你的董事会。dll封装的集成电路的设计,和dll的设计频率因子,仍然是一个活跃的电子研究领域。一个相关的研究领域是完全微分锁相环和dll的设计。

锁相环集成电路不用于源同步时钟,内置的锁相环在这个特定的应用程序相关的源组件。对于源同步时钟,你需要小心匹配信号痕迹的长度与你的输出时钟脉冲,这样接收器组件门闩时钟上升边缘传入的数据。在这些系统精确的时机是至关重要的,所以斜应该尽可能最小化。

在其他应用程序中,锁相环集成电路作为一个稳定的参考时钟应用程序需要非常精确的时机。在一个完美的例子是time-to-digital转换rangefinding的抖动,少量接收机组件可以在距离测量转化为一个巨大的错误。在这个特定的应用程序,驱动你的发射机的脉冲序列(如激光二极管、压电传感器或雷达发射器)可以包含抖动,这意味着脉冲序列不再是完全与接收机时钟相位。一个锁相环集成电路可以用来生成一个新的参考时钟完全锁相的驱动脉冲序列,然后使用它来驱动接收器IC。这样可以确保接收器和司机同相,任何抖动/延迟补偿。在收发soc, DLL或锁相环可以被用于同样的目的。

示例应用程序为rangefinding锁相环

锁相环和DLL电路设计

在电路设计方面,模拟锁相环和dll是相当容易。锁相环,你会想模拟锁相倍频时域的不同层次之间的延迟输入和参考信号。这将向您展示如何阶段随时间和频率收敛到所需的值。使用dll,你会有效地模拟相同的方面时间域一般,虽然你不会担心倍频,除非你是设计一种新型的DLL电路。

作为高频锁相环可以用来输出多个输入时钟信号的单端行,这是一个好主意来检查相声在你的布局。它可能容易设计互联在低和高频率的锁相环以同样的方式,但你仍然应该检查相声其大小随频率。你还需要精确设计互联控制阻抗值,以防止反射的接收器。一定要检查你的数据表和终止信号标准要求。这些模拟可以轻松完成一些基本的布线后仿真工具。

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