集成电阻和电容

2023年7月10日,

节奏PCB解决方案

关键的外卖

短的回顾半导体设计和结构。
构建电阻和电容的过程在半导体死去。
多个制造方法集成电阻和电容如何平衡成本和质量。

集成电路向顶端的图像可能包含数百万集成电阻和电容;与之对比的是离散的芯片包底部和右部分中找到

集成是小型化的关键。它允许包括离散的功能相当于被动者在ICs可能小于离散元素本身。有超过简单的被动的价值观——掌权评级,例如——考虑到离散的组件,但建筑集成电阻和电容可以节省空间和PCB组装提供了高可靠性。

也许不足为奇的是,相同的半导体工艺用于创建二极管和晶体管芯片是创造性地操纵形成线性被动者。制造电阻和电容的方法根据不同的需要集成电路和成本/质量的权衡。

让我们看看集成电阻和电容的方法。

简要比较综合的电阻和电容的方法

电阻			电容器
方法	优点	缺点	方法	优点	缺点
表	经济(股票半导体流程)	受限制的价值大小限制	假正经的	高命运、低寄生	额外的处理阶段
捏	大阻力值在一个小区域	可怜的宽容	妈妈	低成本	低密度
薄膜	低寄生和高稳定性	增加从附加的处理成本	金属氧化物半导体	高密度	电压

构建集成半导体的电阻和电容

布局和制造技术,创建on-die半导体器件也可以形成简单的无源元件。关于集成电阻和电容的重要警告它们的大小有所限制了他们的价值:大被动组件值可能需要离散包装达到必要的电阻或电容。

电容器特别是明显受制于这个半导体实现,这就是为什么离散旁路电容器包是无处不在的集成电路支持。仍然,值是合理的,提供的小型化on-die被动建设是无与伦比的。

所有半导体器件构建一个P - N -或P-layer或N-substrate NPN型和PNP型,分别。半导体制造的完整路径将取决于最终的设备。不过,一般过程将添加二氧化硅的顶层,后来打开允许掺质扩散并形成P - N - N型区或P型层,分别。半导体制造只能添加一个相反的电荷载体,一个特定的层。这两步二氧化硅添加和选择性移除的过程持续进行直到死的结构完整,无金属化表面构建集成元件的终端。

各种制造原因,最常见的半导体过程是一个晶体管的产品——这个设备如何成为电阻或电容?通过操纵的共同连接双极结晶体管(是)或金属氧化物半导体场效应晶体管(MOSFET):

集成电阻,空间是最重要的成本动因由于集成电路的小型化,大多数电阻构建基础上扩散区域(一个NPN型是p型地区)由于电阻率较高的材料。相反,发射极区域电阻率较低,所以小阻力值是可用的。电阻率的函数,阻力限制扩散层的长度的横截面积层的宽度和厚度。这个薄层电阻——定义为每平方-大约是200欧姆底部区域在发射器和2.2。
集成电容器,电容器的设计结之间的分裂和薄膜淀积方法建立在一个基础MOSFET结构。而不是依赖一个特定的区域,如集成电阻器,电容器利用集成连接一个二极管或MOSFET作为电介质。单片电容器不执行以及电阻同行on-die时因为价值观和质量更受限。电容对结的面积成正比,耗尽层的厚度。

集成选项的成本、可制造性和质量

这个行业已经适应了电路设计人员的需要通过提供多个程序集成无源元件。通常,这些功能组件之间的权衡的价值,成本,生产速度和可靠性。通过引入无源元件的基本建设家庭的方式,考虑一些额外的被动方法集成详细如下。

电阻器被动集成方法

外延	外延层电阻可以实现高电阻的值。两扇窗户是由铝金属化形成的n型外延层电阻接触。
捏	类似于上述流行扩散法,捏电阻器的电阻在一个类似的距离增加电阻的横截面积萎缩。 PNP型的例子是,一个n型材料扩散到p型发射极电流限制地区由于反向偏置结形成的负极。只有一个微小的反向饱和电流能流n型地区,由欧姆定律,增加抵抗收缩的横截面积成正比。
薄膜	一个金属薄膜存款SiO表面₂层,一个蒙面的腐蚀过程实现电阻的大小,形状,和价值。薄层电阻大约是40 ~ 400Ω/平方,两次标准扩散电阻的最大值。

电容器被动集成方法

结	二极管提供小电容时reversed-biased。这电容随电压;很少这个属性是一种恩惠,但是它允许voltage-driven电容的实现。结电容的电容密度~ 1 pf /µm左右²。
mos电容器	这种变体也遭受voltage-varying电容和电容密度比结电容小,但它有一个较低的泄漏电流和无方向性的。
Metal-inductor-metal (MIM)	类似的建设一个离散包电容器,MIM模型提供了寄生电容密度高和低。它需要一个额外的处理步骤,这就增加了成本。
Metal-oxide-metal (MOM)	MIM非常相似,但较低品质因数(以及相应的低成本)。一个大电容密度来自横向和垂直金属之间形成电容“手指”。