第8节- PCB设计:内存路由
这是第八个部分在返校系列PCB设计师和那些可能想知道更多关于它。
内容
内存路由
记忆路由可以很容易地填满一本书，但我将试着把它归结为一章，这样你就不会睡着了。有两种基本类型，我们称之为挥发性和非挥发性。波动性与芯片的个性无关，尽管某些类型的芯片在路由规则方面可能更挑剔。易失性记忆更像人类，因为它在睡觉时忘记了一切。非易失性存储芯片会在你早上叫醒它们时记住所有事情。如果你的眼皮开始发沉，就去喝杯咖啡。我们开始吧!
磁带机、硬盘驱动器和u盘都是非易失性存储器的例子。硬盘驱动器仍然重要，但它们的许多插座正在被更小、更高效的固态存储芯片填满。在任何情况下，这些设备都是基于兆字节、千兆字节甚至太字节的存储来销售的。
除了SATA之外，设备还可以使用“scuzzy”(SCSI)接口与SoC或微控制器进行通信。就像任何已经存在了一段时间的界面一样，小型计算机系统接口已经进行了一些改造。SAS (Serial Attached Scuzzy)是一种常见的协议。
就像以太网和其他所有东西一样，序列化数据可以减少连接的数量。更少的导线使整个数据流更容易与时钟同步。我们喜欢简单!您将路由到用于磁盘驱动器的连接器和用于固态驱动器的芯片。路由到连接器意味着链中有更多的链接，因此管理时间预算可能很棘手。
什么是随机存取存储器?
当你购买一个新设备时，他们会大谈存储空间，但他们总是不得不提到内存。随机存取存储器是另一种类型，它的增量较小。比尔·盖茨有一个著名的错误说法:“64kb对每个人来说都应该足够了。”那时候好的硬盘容量是40mb。
现在，第一个gb的RAM是免费的，你开始为多个gb支付额外的费用。当然，RAM有很多种形式。动态RAM和静态RAM是两种变体。DRAM是上面提到的营销工具，而SRAM使用不同的架构，不需要定期刷新周期。SRAM也更小、更快、更贵。你会发现SRAM和CPU用在同一个芯片上。
DRAM电池基于电容器和晶体管。我们知道DRAM和SRAM，那么SDRAM呢?技巧问题;同步动态随机存取存储器由于在读写周期中进行多任务处理而具有较高的效率。你可以考虑这一章的其余部分倾向于研究生区，但如果你好奇的话，请继续阅读。
学习双数据率动态随机存取存储器
想要更多吗?双数据速率DRAM怎么样?是的，DDR DRAM就是那种东西。同样的效率，但是这次它使用了两个时钟边缘。Data组是打开时钟周期上升和下降部分的组。每一代都有许多改进。相对于大多数内存，DDR芯片上有很多引脚。访问更多的寄存器为DDR提供了重要的带宽。寄存器的尺寸在固件中设置。
图1。内存总线的间距规则就像长度和宽度限制一样复杂。他们往往是最难满足的方面。局部区域间距约束在密集引脚场中很常见。
地址部分包括描述每个数据位的银行(BA)、行(RAS)和列(CAS)的单独连接。各种其他钩子被用来监视和控制内存库;写入使能，时钟使能，复位，芯片选择和同步引脚浮现在脑海中。
数据总线的每一位必须在时钟周期之前到达并进入其状态。这是设置时间。整个总线在读入或读出时钟后也必须保持稳定。他们称之为保持时间。每个存储单元中的小帽只能保留一定时间的电荷。即使内存不在读写模式，信息也会随着上限放电而衰减。为了解决这个小问题，需要经常进行刷新周期。这是另一个大头针。
高带宽存储器
另一个新热点是高带宽内存。(HBM)他们已经学会了把骰子堆叠起来，然后用硅通孔把它们连接起来。所有这些都发生在CPU旁边，从而减轻了单板的负载。如果您正在处理这些子状态，那么处理器和内存堆栈之间应该有1000多个引脚。你可能会对DDR5的日子有美好的回忆。
如果这些ddr5天也是你未来的潜在日子，那么听好了。DDR 3、4和5来自PHY水平的相似布料。这是我们的领域，所以让我们把它切割成PCB设计的块。美妙之处在于，虽然没有两种内存实现是相同的，但设计准则却很好地交叉在一起。下面是典型DDR总线路由的一般步骤。
图2。使用三层信号的典型DDR内存总线路由。其他层没有显示清楚。
如何实现DDR DRAM的路由
颜色编码字节车道>棕色，红色，橙色，黄色，绿色，蓝色，紫色，灰色等。这些颜色与电阻器的颜色代码相对应。时钟对(Clock pairs, CLK)用来设置AD (Address)和CMD (Command)单行的长度。时钟也调节频闪灯(DQ)，但通常在较小程度上。闪光灯反过来调节数据。你最终会使用相同颜色的不同深浅来跟上所有这些相互关系。
有很多数据线，但它们被分成8个子组。每八位数据线(D0-D7, D8-16, D17-D24等)形成一个字节通道，每个字节通道有自己的频闪灯。每个字节通道内存在紧密匹配，而通道之间存在相对松散的匹配。所以D0-D7是一个紧密结合的单元D8-D16是另一个紧密结合的单元但是车道之间有更大的纬度。数据是路由和调优的主要部分，是第一优先级。
所有这些组内部和之间的实际长度匹配数不在本指南的范围之内。这将取决于内存设备和如何使用它。当你进入更新版本的DDR，利润缩水。它们收缩得如此之大，以至于你不得不开始考虑包装内部的延迟。
衬底上的路由成为长度计算的一部分。我们在约束编辑器中为每个处理器和内存设备引脚添加定制量的引脚延迟。当我们考虑整个飞行时间时，电路板上的路由长度将是不相等的，但仍然是一致的。
注意，根据迹线是在外层还是在内层路由，传播延迟也会有所不同。在电气约束管理器中捕获所有这些信息并非易事。所有这些都完成后，是时候进行第二步了。你准备好了吗?
图3。微控制器被设计成使用外层来路由某些字节通道。间隔比我想的要紧，但它起作用了。
2.扇形展开整个存储器芯片(集)和处理器的存储器部分。DDR器件封装有宽大的引脚间距。在许多情况下，你可以通过创造性的扇出方向来帮助自己，而不是从设备中心均匀地向外扇。在扇出阶段提高交叉和长连接。每个组的所有成员应该使用相同数量的过孔。过孔对于信号完整性来说是一种痛苦，因此它们需要平等地共享。
3.得到了滤波电容终止和其他放置的东西。将电瓶盖连接到电源和地，最大限度地关注来自电瓶盖电源和地路径的短电感回路。充分利用良好的配电设计实践。没有那么多电源插脚，所以要好好照顾它们。
的终端电阻形成芯片区域的边界。除了线路末端的分流电阻外，该技术还可能要求在处理器和存储器之间的线路上串联一个阻尼电阻。带有四个或八个单独电阻的电阻包在这种应用中很受欢迎。
由于模端终止(ODT)已将端子集成到处理器上，电阻变得不那么常见。这是一个很好的发展。所有这些端子都需要很多49.9欧姆的电阻。为什么不是50欧姆?当你对电阻使用1%的公差时，最接近的值是49.9欧姆。电阻器值的一致性好，所以处理价格的1%公差。
4.路由所有的连接，保持不同的颜色在同一层。为步骤5留出一些额外的空间。如果您有两个主要的路由层，那么目标是在一个层上路由偶数字节通道，在另一个层上路由奇数字节通道。这将倾向于分配使用每一层的引脚和过孔。
这样做的目的是增加在扇出过程中已经优化过的启动选项。在路由过程中重新出现扇出是一种常见现象。有时也会重新考虑位置。撇开自动路由的演示不谈，正确路由内存总线需要时间。长度匹配工具很有用，但如果你自己开车，结果会更紧凑。
5.一次调优一个字节的通道——使最长的成员尽可能短。有关于尖角的指导，但没有其他理由保持45度角如果这能偷工减料的话。想象一下在所有的路由障碍上拉伸一根橡皮筋。
通过观察拐点并移动一个通道或被动部分，可以做任何事情吗?如果它不再是最长的，缩短新的最长的。任何可以缩短组中最长成员的方法都是好的。
你曾经长时间看着频闪灯吗?它会令人作呕。其余的信号感觉在频闪灯附近路由也是一样的，所以在DQ迹线和其他所有东西之间保持一些额外的距离。它们本质上是时钟网。
6.当不能再缩短时，延长时钟差分对，直到它足够长，以满足规范，(不一定要像组中最长的线一样长)。相位匹配非常紧密。差速对的正、负两端越接近匹配，剩下的调节单端连接的容忍度就越大。
首先调整时钟似乎更直观。问题是它们会太长或太短。你在哪里停下?知道最长的帐杆的长度可以让你把时钟拉长到太长而不是太短。您可以通过延长过短的数据线来解决过长的错误。当所有这些都满足时钟长度减去公差时，那么时钟将消除长度匹配误差。
7.弯曲短的以达到时钟/频闪公差的规格，再次强调，不一定要和最长的或时钟一样长。时钟/频闪灯的目标应该是中间地带。这可能是一个舒缓的过程，也可能是一个痛苦的过程。
弯道的布局应该最大限度地利用空间。沿着前一个轨迹的边缘路由一个轨迹，拥抱该轨迹并添加皱纹，以保留其他功能的路由区域的方式进行调优。这是另一种需要学习的东西。
8.用特殊的颜色突出符合时间的车道，除非必要，否则不要碰它。有时，它是可行的，有时另一条车道需要更多的空间。咬紧牙关，做出改变，并确保该团队仍然处于调优状态。继续下一个。
9.调好音了吗?路由VREF和其他非长度匹配的行。VREF要求粗线和宽气隙。它是VTT的合作伙伴，将使用铜飞机。典型的做法是将高速连接埋入板的内层。这就给出了电压分布和其他信号的外层。在某种程度上，存储芯片上的每个引脚都被认为是关键的。
10.在继续布局之前提交给SI/PI，但不要干涉该区域。如果不进行所有这些长度和阻抗匹配，存储设备还能工作吗?也许吧，但是当循环冗余检查计算所有发送的比特数并将其与接收的比特数进行比较时，它将陷入困境。
如果这些数字不匹配，这意味着一个数据包被丢弃了，芯片会说:“什么?一整套指令都得再发一遍。其结果是数据流中的小故障可能导致视频卡顿。如果情况足够糟糕，程序甚至整个系统程序都可能崩溃。然后你必须回到第一步;咖啡!