三维包装与3 d集成

节奏PCB解决方案

几周前的时候18国际会展设备包装上(简称imap,尽管这些都是缩写的组织者,国际微电子组装和包装协会)。先进的包装又在科技新闻,同一周当苹果宣布M1超,这包括两个M1马克斯芯片加入了他们所称的一个插入器,但其他人会调用一个互连桥。一个插入器通常被理解为是比继续上面的死,而桥很小,只有衬底死的边缘连接的地方。更多详情请见我的帖子2022年3月更新:英特尔视频、印度、苹果。

imap会议,抑扬顿挫的约翰公园提出了三维包装与3 d集成。

他开始指出人们system-in-package (SiP)从两个不同的方向。在一个PCB组件,并将它们移动到multi-chip模块是第一。第二个是做的集成可能是在一个大SoC几年前,而是将模具移动到一个先进的包。有可能是一个更长的列表让chiplets有吸引力的东西,但是这里有一些大的:

灵活地选择最好的流程节点的部分。特别是,并行转换器I / O和模拟不需要在“核心”流程节点
更好的收益由于小模具尺寸
集成电路设计周期缩短和集成通过使用预先存在的chiplets复杂性
低制造成本通过购买known-good-die (KGD)
卷制造成本优势当同一chiplet (s)是用在许多设计

一件事改变了从IC-focus先进的包装是流动的。在左边在上面的图中PCB-like流动。在右边,IC-like流动。集成多种不同的技术,异构集成,把所有的技术已经被使用多年。特别是,先进的包装和wafer-on-wafer和无扰集成等先进的集成方法。

我们可以认为是3 d“后端3 d”和先进的集成前端的3 d”。后端3 d是micro-bumped单独为每个死时间验收,和I / O缓冲区在每个死去。通常没有并行设计的死亡。这是一个常见的方法记忆和CMOS图像传感器。对前端3 d模具通常直接保税(铜,铜或类似)。没有缓冲I / O之间的死,意味着并发设计和分析是强制性的,timing-driven路由和静态时间验收要求(数字设计)。有可能在z轴的位置当多个死亡堆积在彼此之上,这意味着给定块可能是分配给一个不同的模具的设计过程。

这是包装的下一个范式转变,下一步的道路上真正的3 d集成电路设计有很多死一样堆在一起彼此,这样信号距离很短。当然,也有热的问题需要分析和管理,因为死的另一个死可以作为一个绝缘毯或散热器,这取决于细节。

还有这个生态系统变成现实的挑战,从装配设计工具的可用性(理应)共同标准die-to-die (d2d)互连,在EDA工具的全面支持。最后这两个问题上,看到我的帖子:

创建工具来支持这些制造流的一个挑战是,设计可以非常大,差不多超过100 b晶体管,可能在多个技术。这生成一个高容量的需求,多域、多元技术数据库基础工作的工具。只有这样我们才能有一个高容量普遍3 d-ic平台。

另一个领域我们将不得不等待,看看会发生什么是chiplets出售。到目前为止,大多数chiplets(除了内存)被设计为一个系统或一组系统的一部分。从长远来看,有可能是裸模将在今天一样打包的部分。除此之外,经销商(或新公司)可能将市场和销售死于各种各样的制造商现在一样包装的部分。chiplets之间的沟通变得标准化,这更多的是一种商业挑战技术挑战,或者至少它很快。