资料来源:维基百科

DDR总线为PCB设计工程师

去年夏天,节奏和微米原型第一个IP接口在硅ddr5 - 4400 IMC的初步版本。新的芯片时钟在一个令人印象深刻的4400 megatransfers每秒(MT /秒),市场上37.5%的速度比商业DDR4内存。

虽然这将是一段时间DDR5芯片开始出现在主流设备,PCB设计师已经有他们需要的工具开始开发soc,利用新硬件。

新DDR总线设计和不确定从哪里开始?在这篇文章中,我们将讨论基本知识,这样你就可以运行与我们撞到地面高速PCB信号完整性设计培训课程。

什么是计算机公共汽车?

计算机总线是一组电线或导线,可以携带电脑的信号。DDR巴士,你通常有一个控制器,作为主人,和任意数量的DRAM芯片(例如DIMM)作为奴隶。电线本身可以根据它们的功能分类:

• 电线提供电力附加组件

• 命令行提供同步的控制和操作的总线及其模块。

• 地址行指定一个数据信号的源或目标。

• 数据行组件之间传输数据或指令。

记住这些广义的角色,让我们看看如何指定行DDR总线。

DDR总线原理

在DDR总线,通常这样的标签:

• CA:命令/地址线是单向输出的控制器和输入的DIMM。

• CLK:这是时钟信号,方波,帮助与时间和控制。

• DQ:这是会转移的数据行位在每个前缘和时钟信号的下降沿。数据是双向的。

• dq:数据选通脉冲编码与时机,用于帮助改善抖动容忍,让简单的时钟恢复。

数据选通脉冲编码允许你个人读/写信号,允许总线中存在三种状态:积极阅读,积极写和总线自由州。我们会详细在下一节这一切是如何工作的。

把它放在一起:DDR总线是如何工作的呢?

之前设计DDR总线,它有助于理解它是如何工作的。每个DIMM有双向数据线(DQ)控制器。这些数据流是伴随着闪光灯信号(dq)。

在写数据流从控制器的DIMM。控制器启动一个数据信号介于两个dq转换。

在阅读期间,数据流从DIMM控制器。DIMM启动一个数据信号符合和dq(这是控制器的工作推迟数据和/或适当的闪光灯门闩在数据使用dq)

接口作为一个整体是由共同的时钟,命令和地址线链接的DRAM芯片控制器。DDR3引入了“飞行”拓扑中,连接的DRAM芯片内存模块串联,以吸收残余信号的接地终点。这种设计允许更好的信号质量更高的速度。

DDR总线设计的关键?这是所有的时间

有三个重要的计时DDR总线设计:

• DQ由DQ取样,需要满足输入设置和保存时间要求在DRAM。因为数据信号需要时间来稳定,推出介于两个dq转换。传播延迟必须考虑布局和保持类似的所有通道。

• CA的信号采样时钟,需要在DRAM满足设置和保存时间要求。为了CA信号稳定在CLK的前沿,它必须被相当于时钟延迟。换句话说,地址的延迟和时钟必须在任何给定的DRAM排队。

• dq和每个DRAM CLK需要排队。飞行路由的CA和CLK纳入DDR3 +设计增加了复杂性,它会导致增加与数据总线在每一个时钟脉冲相位差DRAM。时间必须适应延迟造成的物理现实的架构。

结论

本文只是触及了表面的DDR总线设计。改变电压和电流、高速信号串扰和EMI / EMC问题进一步复杂化。幸运的是节奏提供了一个广泛的投资组合的工具帮助你在你的下一个工作DDR IP设计。