引入完整性3 Multi-Chiplet d-ic平台设计

完整3 d-ic平台一个自动化的方法做3 d chiplet-based设计。大型高性能系统的趋势正在实施与多个chiplets已经持续了一段时间。例如,从几年前看到我的帖子热芯片:Chipletifying设计或从今年夏天早些时候,我写了我见过的最复杂的chiplet-based设计,英特尔的旧桥,热芯片:两大野兽。

完整3 d-ic提供:

• 集成的3 d设计规划和实施
• 早期热、力量和时间分析
• 系统驱动PPA

为什么使用Chiplets ?

我可以写一整篇为什么你可能想做的设计基于chiplets(有时也称为块)。事实上,我已经写了一些。最近的是约翰Chiplets公园的网络研讨会和在imap杰克逊(Brian Jackson)引入了一个神秘的产品(嘘,OrbitIO)。在第二的帖子,我给大部分的动机的列表使用chiplet-based设计相对于单片集成。

• 一些设计为单个分划板太大,所以你不能这样做
• 有些事情(模拟、RF)在最先进的节点是不可能的,所以你不能这样做
• IP可用性(例如,并行转换器或DDR或作为PCIe)也许得不到,当你需要他们,所以你不能这样做
• 没有意义的设计整个系统只在一个高级节点系统的某些部分需要或可以利用它,它太贵了
• 小死提高产量,所以太贵了
• 你不能得到足够的内存铁板一块死,所以你不能这样做

另一个动机,我没有提到的那篇文章,你可能不想testchip为最先进的并行转换器(如112克)在整个设计的关键路径,尤其是如果它已经之前过程中的功能和特征的一代。

这些问题的解决方案是进入第三维度。数年来,设计组织一直这样做,但是使用一个流,每个chiplets必须分开设计,然后系统仔细缝合没有大量的自动化。今天,自动化已经到来。

完整3 d-ic平台

节奏的完整性3 d-ic平台是一个集成解决方案规划、实现和异构的签收和同质2.5 d和3 d堆叠设计,允许多个chiplets集成。平台由多个模块化基奔流,结合元素的系统级规划和分析与实际物理实现和分析,实现大生产力改进3 d-ic设计。

上面的图表显示了3 d-ic架构完整性。在中心是新的诚信平台数据库中。这是多元技术,在某种意义上,设计中的每个chiplet此后可以在不同的过程有不同的倾向。

左边的分析工具,已被更新以支持chiplet-based设计。特别是,与快速自动Inter-Die分析颞部已经更新。这减少了角落组合和签收的数量可以减少执行静态时序分析所需的时间。颞部生态一直延伸到multiple-chiplets处理变化。热分析与摄氏温度是尤其重要的另一个方面chiplet-based设计,因为任何chiplet之上的另一个chiplet作为热障,加上它是好的,以确保任何热门领域一个chiplet不重叠另一个类似的热门领域。

在顶部中心Innovus-based平面布置图和实现,现在的所有功能OrbitIO还包括允许复杂的设计规划。

右边是Innovus不能处理的设计本身,其实现是由共同设计与其他工具的节奏组合:

• 模拟和定制的集成电路,包括射频、由艺术大师
• 包装设计对BGA和FOWLP(扇出wafer-level包装),由快速的处理

完整3 d-ic行业首个集成平台支持系统驱动PPA。PPA代表性能、力量和区域。实际上,面积应该是成本,因为还有其他成本不仅仅是chiplets的大小在这种设计中,但现在PPA字母根深蒂固,很难改变。

在一些multi-chiplet设计,chiplets是事先内定的解集,但在其他一些情况下,一些权力,性能,和区域(PPA)改善勘探是可能的标准分解设计的二维设计到三维设计。这样做手工的一个方法是基于架构做一个3 d堆叠设计,确定哪些逻辑分区上的死和死底部。逐渐流行的另一种方法是让所有宏的设计在一个在另一个chiplet chiplet和所有标准的细胞。这是当所有的宏的一个特例是记忆,所以最终你会得到一个“逻辑”chiplet chiplet“记忆”。把记忆放在这样的逻辑能显著降低内存延迟。通常,分区不能很干净因为测试逻辑内存最好放在内存chiplet。

虽然设计刷新的完整性,一个很好的例子就是手臂的实验实现Neoverse N1使用这种风格的分区和描述在我的帖子带着手臂Neoverse成3 d数字。今天的设计将更容易实现自完整3 d-ic支持这种直接在其数据库设计,然后Innovus工具可以直接签收。