孵蛋的adc在混合信号系统
混合信号系统必须平衡至关重要的元素在数字域以及模拟域。数字界面设计混合信号系统的一个重要领域是孵蛋的,必须用于实现组件之间的时机和从adc读取数据。许多混合信号系统操作在低频率范围内将使用一个参考振荡器,并可能会有需要同步多个时钟系统准确的样本和整个系统同步。
ADC孵蛋的需求
时钟的adc有几个不同的形式:
- 可以参考时钟振荡器,通常晶体振荡器
- 数字接口可以包含时钟,如源同步接口SPI I2C实现
- 系统处理器可以为多个组件源系统时钟信号,包括ADC
- 高频adc可能需要从锁相环时钟信号产生
孵蛋的需要设置的采样率转换器,以及同步多个adc他们应该出现在一个混合信号电路板。当来自多个ADC的采样,或当使用ADC与其他监测组件与系统时钟,可以同步或异步采样ADC。时钟信号也需要有低抖动,以确保准确的模拟输入信号采样。
时钟抖动的adc
ADC时钟的一个非常重要的方面是在时钟信号抖动。时钟信号的采样带宽将决定ADC模拟信号输入接口。如果源振荡器不稳定的力量,或接收从另一个源噪声,有可能过度抖动,降低ADC转换精度。
时钟信号有抖动时,采样带宽扩散及其增益下降。采样信号的结果是,将会出现高噪声和低信噪比的值比真实的信号。这是因为输入界面的传递函数分布在一个更大的带宽,这将包括更多的信号链内的噪声测量带宽。
结果是抖动会限制最大信噪比ADC的采样信号的价值在一个特定的频率,即。,抖动部队ADC收集更多的噪音。一个例子显示各种抖动值的信噪比和频率曲线在实际组件(AD7668-1)如下所示。
例子显示抖动影响信噪比在真实的ADC (AD7768-1,来源:模拟设备]
当采样非常低级的信号,一组连续的过滤、放大、调节阶段需要增加信号的无噪声的动态范围,从噪声中提取所需的信号。然而,参考振荡器也需要非常稳定的原因。
同步时钟
在同步与多个adc采样,所有adc系统时钟同步,或源同步时钟输入数字接口(通常SPI)。下面的框图SYS_CLK净系统振荡器不需要像一个单晶;它可能是一个参考信号处理器或SCK信号的SPI接口。
ADC同步时钟的例子。
人们普遍预期设计,使用系统时钟,一切都会同步无处不在;这是整个人们使用系统时钟。这是创建源同步协议的一个原因;它们帮助消除困难与高速数据流同步快速的时钟。然而,与多个adc系统也可以异步操作,在adc使用单独的振荡器设置采样率和收集输出数据。
异步时钟
在异步时钟,adc有自己的振子,他们不一定是相同的时钟同步信号或相同的采样率。下面的例子中所示的adc有自己的SPI接口;时钟信号是SCK信号在每个接口的例子。然而,它们通常可以提供单独的参考振荡器或晶体。
ADC异步时钟的例子。
这是有用的,当多个ADC需要样品在不同的利率,这就是需要利用时钟源同步协议的ADC和提取抽样数据。
在更高的速度,使用JESD204兼容的部分
当使用高速数字接口与更快的adc采样率高议员或gsp时,另一种方法可能需要同步的数据系统。一般来说,这些系统涉及两种技术:
- 使用一个锁相环的参考振荡器生产所需的时钟频率
- 使用嵌入式时钟数字接口,可以很容易地路由到多个组件
# 1是有用的在如此一个ADC,或与异步采样多个ADC。很难使用源同步锁相环时钟与多个adc因为斜高频率将不可预测,导致潜在的adc的失调。锁相环是用来清理抖动的参考振荡器像水晶,但是带外噪声锁相环的噪声地板仍然可以减少采样信号的信噪比价值操作时GHz范围。
另一种使用GHz锁相环是使用adc JESD204接口(最新修订:JESD204C)。JESD204C接口使用嵌入式时钟同步采样和ADC的输出数据。只要司机组件布局可以控制抖动和足够低的倾斜界面路由,可以定时和同步多个adc采样更准确地比用一个锁相环路由的源同步时钟。
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