如何避免亚稳态在数字电路
关键的外卖
亚稳定性是固有的任何系统处理双稳态的1和0或高或低。
数字电路亚稳定性的主要原因是设置并持有时间违规。
某个浏览器孵蛋的多级利用时钟倍频器的输出是一个行之有效的方法来避免亚稳态。
人字拖是数字电子技术的基本块
人字拖是数字电子技术的基本块;它们用于应用程序涉及门闩,计数器寄存器、内存、数据传输和数据存储。他们有两个稳定的国家或者0或1。每当有时间违规,拖鞋进入准稳定态的或亚稳状态。亚稳定性条件的人字拖是不利于他们的产出和他们经常表现出振荡行为。
有几种解决方案如何避免亚稳态触发器的应用程序。适当的方法避免亚稳态变化与平台和应用程序。我们将讨论在本文的亚稳定性及其预防方法。
什么是数字电路的亚稳定性?
在数字电路中,我们处理异步和同步系统。当接口异步输入信号同步系统,或当一个信号被两个异步时钟域共享,系统遇到亚稳定性高的可能性。最常见的输入信号时的亚稳定性发生在人字拖违反时间要求。
在任何设计中,人字拖鞋有一个指定的安装时间和保持时间。孵蛋的最低时间活动的输入信号必须稳定称为安装时间。孵蛋的活动后的最短时间,在此期间,输入信号必须保持稳定,保持时间。在建立和保持时间,输入信号不是法律允许改变其状态前后孵蛋的事件。当输入信号转换违反触发器的建立和保持时间或改变国家在设置或保存时间,输出输入未知或不可预知的状态称为亚稳状态。亚稳度的传播是亚稳状态。
亚稳定性是固有的任何系统处理双稳态的1和0或高或低。的输出成为无法到达确认状态1或0在指定的一段时间。亚稳定性条件很难预测数字电路输出电平和回到稳定状态所需的时间。时间是依赖于环境条件以及过程技术用于生产设备。
在数字电路亚稳定性的原因
数字电路亚稳定性的主要原因是设置并持有时间违规。有几个条件数字电路导致时间违规,因此亚稳定性。接口异步信号同步系统在数字电路中是很常见的,它是最常见的条件导致数字电路的亚稳状态。其他原因有:
信号到数字次电流在整个系统有两个不同的和不相关的时钟信号。
在时钟信号的上升和下降时间大于容许值,它增加了倾斜或杀了时钟。时钟信号的高转换速率增加所需的时间进入数字电路的稳定状态。
两个域的接口操作在不同频率或频率相同的不同阶段。
在必然的人字拖,结合数据变化等延迟是坐落在关键的窗口,这是设置并保持窗口的总和。窗口越大,越高的亚稳定性在数字电路。
在数字电路避免亚稳态
那么,如何避免亚稳定性和为什么它如此重要?亚稳定性的条件数字电路传播错误的剩余部分电路。亚稳状态给中间值除了高或低或1或0,导致逻辑错误。输出能望而生畏、振荡或亚稳度下无效,导致过度传播延迟和系统故障。亚稳状态的时间仍然是无限的,这在电路加剧亚稳定性的影响。是非常重要的,以避免亚稳态摆脱逻辑判断失误造成。避免亚稳态的方法有:
同步异步输入信号与系统时钟之前将它们应用于同步系统。
设计数字电路,尤其是拖鞋,寄存器,fpga,长时间的时钟周期,允许该决议的亚稳状态和信号的延迟可能路径的下一个触发器。
添加多个同步flip -失败或某个旅行从一个时钟域的信号到另一个地方。它给整个第一同步时钟周期来解决亚稳态触发器。使用两阶段某个避免亚稳态技术在数字电路被称为双重失败。然而,增加系统响应异步输入延迟是该方法的一个缺点。
某个浏览器孵蛋的多级利用时钟倍频器的输出是一个行之有效的方法来避免亚稳态。这种方法提高了响应时间异步输入某个浏览器相比,没有时钟的推动。
当你思考如何避免亚稳态在数字电路中,它与相关联平均故障间隔时间(MTBF)。提高平均无故障时间减少亚稳态系统的机会。可以提高平均数字电子电路中通过修改设计或使用正确的方法。您可以使用抑扬顿挫的PCB设计和分析软件设计双稳态数字电路亚稳定性。
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