并行转换器设计:高速电子的挑战
根据其定义,设计是一种计划或图纸生产展示建筑的外观和功能或工作,服装、或其他对象建立之前,,或制造。这么小的字,这是一个非常冗长的定义,但它也提到这个词的复杂性。
我们几乎每天都听到这个词,事实是,我们看到它的意义在我们周围的证据。例如,甚至安排你繁忙的工作日的方式练习效率,从本质上讲,计划,那就是,根据定义,设计。此外,设计使用决策的每一个决定。然而,我们在日常生活中遇到的最喜欢的事情,似乎总是有障碍我们的计划或全部实现。
这是相同的领域的电子产品。例如,我相信您熟悉序列化器/反序列化器或并行转换器的功能。那些在他们的设计中使用它们明白设计通常不是一个简单的路径。在几乎所有情况下,有修正偏差,重做,并在这个过程中,也有一些指导原则,你必须坚持。此外,这些指导方针,结果,设计本身还需要验证。所以,在接下来的几个段落,我将讨论设计的挑战与并行转换器以及覆盖所涉及的验证过程。
什么是并行转换器?
并行转换器(序列化器/反序列化器)是一个集成电路或设备使用高速通讯串行数据和并行接口之间的转换。也有各种各样的应用程序和技术,使用并行转换器,主要目的是为了提供数据传输微分或单行通过减少输入/输出插脚和连接的数量。
串并收发器芯片的功能,使使用并行数据串行的两点之间传输流,从而减少数据传输所需的数据路径的数量。同时,这减少了所需的连接销,因此保持小而薄的电线和连接器。此外,发射机一边处理并行数据转换成串行数据,而接收方执行截然相反的功能。
它将并行数据转换成串行数据,这样就可以旅行在媒体通常不支持并行数据。同时,并行转换器可以在使用情况下有必要保留带宽。
设计与序列化器/反序列化器(并行转换器)
序列化器/反序列化器(并行转换器)已经成为领先的解决方案在芯片需要高速数据转移和可用的I / O限制。然而,像几乎所有的东西,有副作用。在串并收发器的情况下,这些副作用采取极端的形式设计方面的挑战。此外,这些挑战是不会消失或变得更容易,特别是在稳步增加的需求更高的速度与数据需求的巨大增加。
同时,关于福利,并行转换器提供并行数据转换成串行数据,设计师可以提高数据通信的速度,而不需要增加销数。然而,随着数据量的增加,设备的数量(上网),和越来越多的发病云访问,并行转换器的设计参数也越来越复杂。
然而,并行转换器的关键是设计师和工程师满足这种需求不断增加的速度和数量的数据。总结的全部并行转换器代表什么,它是模拟精度和模拟电路的完美融合。
并行转换器和设计景观
背后的主要驱动力增加需要设计,包括并行转换器源于大型数据中心,目前,吞吐量超过100 Gbps。即使他们的令人印象深刻的速度,还有敦促,要表演400 Gbps。更不用说一些已经在讨论800 gbps的可能性。可以肯定地说,这些数字只会增加,这意味着需要准确地设计电路,结合并行转换器是至关重要的。
此外,与人工智能(AI)的应用程序和机器学习,增加更高的处理速度和并行处理的需求肯定是在上升。也,以为的并行处理促进了大型数据中心,他们并不少见的实际物理空间。当然,增加需要的设计,整合并行转换器。
同时,由于这些启示,光学网络互连论坛和IEEE的标准定义更高数据速率在一个车道,从而使聚合的数据更大的系统。从而要求并行转换器技术来提高其整体性能水平,目前,最好的方法就是通过采用4层脉冲幅度调制(PAM4)信号。
并行转换器性能的不断增长的需求,你会不可避免地看到他们在更方便的位置。
需要增加并行转换器的性能和功能
今天的要求更高的速度,现在让我们看到(串行)数据打击率超过100 Gbps每通道。信号损伤引起的这些增加的带宽锻造需要采取像PAM4选项来满足这些需求。所以,PAM4增加并行转换器的性能如何?在本质上,双打性能并行转换器的速度。
例如,在电信,我们比较不归零(NRZ)PAM4, PAM4将减少一半的带宽为指定的数据速率,因为它传送每个符号的两个部分。此外,它提供双倍通道内的比特率没有翻倍所需的带宽。
然而,就像我们不完美的世界的其余部分一样,有取舍的令人印象深刻的性能提升。PAM4传输多个符号的能力水平也使得它容易振幅噪音。尽管如此,在如此高的频率和操作的能力的一半NRZ奈奎斯特频率,仍然使PAM4一个更好的选择。
高速电路设计的挑战
许多挑战之一的高速设计包括不断增加的敏感性的问题EM(电磁)相声。这里有一些主要的EM交叉耦合问题变得如此重要的原因:
陡然增加使用高速接口支持更快的数据传输速率的数据传输。因此需要多个车道往往是在近距离,从而创建串音问题。
更高频率的使用,现在超过2-gigahertz(芯片级)及以上6-gigahertz 5 g的应用程序。
高集成、多个无线电集成到一个SoC和更高的布局密度(SoC)。
小的形式因素(包装)和rdl的广泛使用(再分配层)。
使用2.5 d的包装技术和包装的使用3 d技术。
总之,先进的包装风格,增加时钟速度,和无所不在的需求减少(设计)地区,我们当前的方法来设计和验证高速集成电路设计正在迅速变得过时。
设计挑战并行转换器
设计的挑战与高速并行转换器一般关注时钟分布(模拟时钟树),功耗,包装的类型,和寄生。同样,有一个专注于PCB路由、快速数字逻辑,和支持的测试模式以及测试模式。最后但并非最不重要,有一个需要符合更高层次的串行协议。
所有上述挑战时需要设计考虑因素融入一个定制的芯片。根据需求和应用,有可能达到你想要的设计替代方案,但这通常涉及某种类型的交易。等一个或多个高速串行通道之间的妥协和较慢,但仍然快速、并行总线。
同时,随着频率的增加,问题如相声、抖动,电源噪声响,ISI(符号间干扰),和地面反弹都更为严重。此外,这也使得信号完整性设计架构的一个更为重要方面。同时,这会影响到包装设计,增加了设计实现设计时考虑这些严格的电气性能要求和更高的频率。
小心注意要求高速I / o和模拟供应包内。还有一个需要(包)基板的设计,利用EM模拟验证包装设计满足基本要求。此外,这包括参数、阻抗电感相互隔离,供应。
希望并行转换器设计在未来只会变得更加容易。
并行转换器是现在和将来,将提供附加功能和性能的需求。5 g的发病仅为6克铺平了道路,这需要更高的速度和更大容量的数据,必须继续下去。促进电信、移动技术和PCB设计作为一个整体来决定。
并行转换器设计策略可以实现很多节奏的设计和分析工具。在你开始之前,快板可以通过任何PCB设计的布局和电路元件以及共同的生产和终结这些设计。
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