时钟同步和倾斜补偿的锁相环vs. DLL

PLL vs. DLL:哪个最适合时钟同步?

现代存储器、电信设备和其他需要精确信号定时的系统大量使用同步方法。在信号线和参考时钟之间应用同步的各种方法中，锁相环(PLLs)和延迟锁环(dll)可以说是最受欢迎的。以下是关于pll和dll以及如何在数字或模拟系统中使用这些设备需要了解的内容。

锁相环与动态链接库的功能与设计

pll和dll在类似的功能中操作，但它们用于不同的应用。这两种电路都有一个反馈回路。目标是将输出信号串的相位锁定到一些参考信号，确保两个信号的时间非常精确。这在以高数据速率和快速时钟/信号边缘运行的数字系统中尤为重要。这两个组件只是在如何同步系统时钟和信号时钟方面略有不同。

锁相环使用高度稳定的压控振荡器(或数字锁相环的NCO)，并且压控振荡器的相位反馈到电路的输入端。然后使用相位检波器和环路滤波器从压控振荡器重新生成时钟序列。pll通常提供频率乘法，这允许从输入系统时钟生成更快或更慢的时钟序列。相反，DLL通常不提供频率乘法，尽管对这一领域的研究正在进行中。DLL简单地使用可调延迟线来对齐输出时钟脉冲和参考时钟脉冲。

锁相环的应用包括消除输出和参考时钟信号之间的相位差(时钟去偏)，从随机数据流中恢复时钟(例如，在串行链路接收机中)，振幅解调和频率合成。

锁相环与DLL电路的框图

DLL的主要应用是去角。当时钟信号通过互连、通过缓冲器和门或以其他方式在整个系统中延迟时，传播延迟就会累积起来。在将系统时钟提供给多个组件之前，可以使用DLL来消除偏差并同步系统时钟的相位。这确保这些组件接收到同步的时钟脉冲，确保这些组件保持同步。

注意下图中的反馈连接点;反馈从下游单元(ILU、IC或其他组件)发送回DLL。输出时钟脉冲的定时被轻微地调整以补偿系统时钟和下游时钟脉冲串之间的任何相位差。

这些dll确保所有下游元素的时钟信号是同相的。

PCB布局中的锁相环和dll

dll和pll通常包含在soc、处理器或其他需要它们正常运行的组件中。您甚至可能看不到这些集成组件的输出，除非您使用的是需要源同步时钟的系统(例如SDRAM)。只要您遵循组件制造商的布局建议，您的电路板应该能够正常工作。

锁相环也可以从分立元件带入布局，或作为其自身的集成电路。前者适用于dll;您可以使用COTS组件直接在您的电路板上构建自定义DLL。设计封装在自己的集成电路中的dll，以及设计作为频率倍增器的dll，仍然是电子学研究的一个活跃领域。一个相关的研究领域是全差分锁相环和dll的设计。

锁相环ic不用于源同步时钟，因为这个特定应用中的锁相环内置于相关的源组件中。在源同步时钟的情况下，您需要小心匹配信号轨迹的长度与输出时钟脉冲，使接收器组件锁存到上升时钟边缘上的传入数据。在这些系统中，精确的计时是至关重要的，因此偏差应该尽可能地最小化。

在其他应用中，锁相环IC在需要非常精确定时的应用中用作稳定的参考时钟。一个完美的例子是时间到数字的转换rangefinding在这种情况下，接收器组件中的少量抖动可以转化为距离测量中的巨大误差。在这种特殊的应用中，驱动发射机的脉冲序列(如激光二极管、压电传感器或雷达发射器)可能包含抖动，这意味着脉冲序列不再与接收机时钟完全同步。锁相环IC可用于生成一个新的参考时钟，该时钟完全锁相到驱动脉冲序列上，然后用于驱动接收IC，这确保了接收机和驱动器是同相的，并且补偿了任何抖动/延迟。在收发器soc中，DLL或锁相环可用于同样的目的。

使用锁相环进行测距的示例应用程序

锁相环和动态连接库电路设计

在电路设计方面，锁相环和动态锁相环很容易模拟。对于锁相环，您需要在输入信号和参考信号之间的不同延迟级别的时域中模拟锁相和频率乘法。这将显示相位和频率如何随着时间收敛到所需的值。使用dll，可以有效地模拟相同的方面时间域，尽管您通常不会担心频率倍增，除非您正在设计一种新型DLL电路。

由于锁相环可用于在单端线路上输出输入时钟信号的高频倍数，因此在布局中检查串扰是一个好主意。以相同的方式在锁相环的低频侧和高频侧设计互连可能很诱人，但您仍然应该检查相声因为它的大小随着频率的增加而增加。您还需要精确地设计具有可控阻抗值的互连，以防止接收端的反射。请务必检查您的数据表和终止要求的信号标准。这些模拟可以用一些基本的后布局仿真工具轻松完成。

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