高速设计中的信号完整性设计注意事项

2019年8月1日

在Allegro中进行3D高速设计和布局

在PCB设计界有一种说法:有些人已经在担心高速设计，而有些人很快就需要担心高速设计。自从TTL和更快的逻辑家族引入以来，设计人员发现简单的PCB布局安排不足以保持信号的完整性。这些高速器件在布局不当时表现出特殊的信号完整性问题。

对于以中等数据速率运行的设备，其切换速度仅为纳秒级或更低，因此在进行高速设计时，每个设计人员都应该认真考虑信号完整性设计。这些高速设计技术旨在确保信号不受可能导致高误码率的人为因素的影响，时钟流和串行或并行数据在整个电路板中保持同步，并且在长PCB走线中抑制传输线效应。

对于许多高速设备，结合无线功能或接口与外部模拟系统，接地和层堆栈设计也很重要。高速设计的这些方面会影响EMC和接地要求，设计人员应该仔细设计他们的层堆栈。在这些混合信号设备中，正确的层堆叠和接地策略将有助于设备通过EMC检查，抑制EMI，保证信号完整性。

是什么让PCB成为高速设备?

当大多数工程师考虑高速设计时，他们希望根据设备中的数据速率设置一个阈值。在现实中，数据传输速率并不决定一个给定的板是在低速还是高速运行。相反，信号上升时间是决定给定设备是低速运行还是高速运行的主要因素。这意味着一个板可以在相对较低的数据速率(小于1mbps)下工作，但如果信号上升时间非常快，它仍然需要高速设计技术。

信号上升时间影响信号完整性的三个方面:串扰、传输线效应和辐射EMI。这些信号完整性问题与相邻信号迹线之间的寄生电容和电感以及迹线的特性有关阻抗．为高数据速率设计的设备需要在ON和OFF状态之间更快转换的逻辑。上升速度越快，串扰越强，振铃越强，互连线更有可能充当传输线。

这就是路由策略、阻抗控制设计和适当的层堆叠变得重要的地方，以确保您的迹线可以抵抗串扰和EMI，以及抑制传输线效应。面向高速设计的互连设计策略可以在更复杂的系统中确保信号完整性和外部辐射EMI的抑制。

高速互连设计

电路板内的互连器在电路板周围传输高速信号，应设计成抑制或消除常见的信号完整性问题。信号完整性设计的考虑因素，特别是关于互连设计，涉及阻抗控制路由，适当的堆叠设计，长度匹配公差和终端网络的设计阻抗匹配高速布局时。

超调和欠调是高速设计中可能出现的潜在信号完整性问题

互连设计也与层堆栈设计有关，因为你的层堆栈可以提供电磁干扰屏蔽，确定走线的特性阻抗，影响走线之间的串扰，并增加设备通过EMC测试的机会。所有这些问题都会影响整个电路板的信号完整性，以及是否可以在PCB中实现阻抗控制路由。

高速设计中的信号完整性设计注意事项

由于高速电路板中可能出现的所有信号完整性问题，在PCB布局阶段需要考虑一些重要的设计技术。糟糕的布局会让你寻找不存在的噪音源。相反，在构建下一个高速PCB时，请考虑以下几点。

用于高速设计的PCB堆叠

你的层堆栈在高速设计中执行许多功能，是一个重要的信号完整性设计考虑因素。到目前为止，在具有单端走线的多层板中确保信号完整性的最流行的设计选择是将信号走线直接布线在接地面上。迹线可以穿过内层，但最好在固体铜平面之间放置内部信号层，以防止串扰并屏蔽这些迹线免受外部EMI的影响。利用接地面提供的屏蔽也可以帮助您通过EMC检测。

如果您的电路板将包括一些模拟功能以及高速数字设备，那么您需要仔细划分电路板的数字和模拟部分，以便模拟信号不会干扰数字设备，反之亦然。您还需要在模拟部分中小心地路由模拟，以防止可能影响数字信号的相同信号完整性问题。

阅读更多设计PCB堆叠．

用于高速设计的层堆叠示例

高速设计中的传输线效应

决定电路板中某些线路是否应设计为阻抗匹配传输线的真正因素是电源和负载之间互连的长度。当信号沿迹线传播所需的时间超过信号上升时间的大约四分之一时，则迹线可以作为传输线。源和迹线之间的阻抗不匹配，或负载和迹线之间的阻抗不匹配，将导致信号反射。

信号源处的信号反射会将信号传播回IC封装，但在高速设计中通常会忽略这一点，因为由于驱动器中的晶体管结构，反射回IC的信号会被阻塞。负载时的信号反射更为重要，因为它们可以在欠阻尼迹中引起振铃。振铃是指瞬态振荡在迹线中，瞬态信号以其固有频率振荡。这就是负载处的串联终止电阻对于完美地阻尼迹线和抑制振铃很重要的地方。

如果你想了解更多关于传输线效应的知识，请阅读阻抗匹配网络的设计与仿真．

防止高速线路中的时钟和信号倾斜

使用高速时钟和信号需要在允许的公差范围内精确匹配一组信号中的迹长。当信号被发送到负载组件时，信号将需要一定的时间在ON和OFF之间切换。并行传输数据的迹线需要精确匹配长度，以确保所有信号同时到达负载。类似地，串行和并行数据流的轨迹长度必须与时钟信号匹配，以确保负载IC在正确的时刻切换。由于长度不匹配而产生的任何计时偏差都会增加系统中的误码。

如果你想了解更多关于这个主题的内容，请阅读相关文章用迹长匹配补偿倾斜．

高速长度匹配设计

寄生电容和电感如何影响信号完整性

PCB中的每个导电元件都有一些寄生电感，多个导体一起有一些寄生电容。寄生是不可避免的，但它们对相声的影响可以通过创造性的设计技术来减少。通过寄生耦合减少串扰的主要方法是将迹线路由到非常接近其参考平面的位置，或者将迹线路由为差分对。

寄生电容和电感可能成为上升时间非常快的器件(即10 Gbps或更高)的主要问题，甚至在设计为阻抗匹配传输线的线路上也是如此。由于寄生，轨迹几何中的变化或不对称将在整个轨迹中产生阻抗不连续，这可能导致沿轨迹的各个点的反射。克服这个问题与上面提到的路由策略有关。迹线应该精确地进行长度匹配和路由，以便在整个迹线长度中寄生是一致的，这需要在整个互连中保持一致的迹线间距和环路区域。

这里有更多关于寄生电容和电感．