寄生电容和电感如何影响你的信号

当我开始使用输出微弱电信号的敏感光电元件时，我开始意识到信号处理板上信号完整性的重要性。我当时并不知道，像线迹长度或板厚这样简单的东西会对我的信号产生巨大的波动。在数个晚上盯着数据表试图理解这个问题后，我开始理解等效电容器和电感是如何在我的电路板上形成的。

对于低速数字、低频模拟或纯直流电路板，寄生通常被忽略，因为它们对这些设备的功能没有明显的影响。工作在高频率、高数据速率和使用混合信号的pcb设计人员必须在布局阶段考虑寄生电容和电感。

电路板中的寄生电容和电感

在高速设计、电力电子、甚至多板电力系统或具有高强度无线功能的系统中，寄生电感通常被视为事后考虑。PCB上的任何半导体或导电材料结构都会有一些寄生电感，导致串扰、由EMI引起的感应电流、噪声耦合和其他降低信号质量的影响等问题。

不幸的是，PCB中的寄生电容和电感是不可避免的。PCB由许多平行导电元件组成，它们被绝缘体隔开，基本上形成了一个电容器。同样，PCB上的导体将不可避免地形成完整的环路，从而形成等效的电感。

测量PCB中的寄生电感和电容是极其困难的。然而，它可以直接从第一性原理计算出来。一般情况下，你会发现电路板中各个地方的寄生电感在nH量级，而寄生电容达到pF量级，非常大的电路板，走线越长或越宽，寄生电容和电感就会高得多。

在印刷电路板中管理迹线可能很困难

数字和模拟电路板中的问题

电路板上出现的每一个衬垫都增加了自己的寄生电容，每一个痕迹都增加了自己的寄生电感。衬垫还增加了自己的寄生阻力，可能会导致IR损失，尽管这可以通过适当的焊接最小化。

当使用任何快速开关的组件时，特别是开关电源，来自开关组件的瞬间电流爆发和沿迹传播的信号将在附近的迹中诱导电压尖峰。具有较大寄生电感的迹线将经历较大的感应电压尖峰。这通常会增加数字系统中的误码率，尽管在电力电子系统中，这可能会导致附近逻辑电路的非自愿切换。

电力电子器件中的寄生电容也会减慢高速fet的开关时间，增加开关损耗。虽然这温和地降低了下游组件的感应电压峰值，但开关过程中产生的强磁场仍然会导致非自愿开关。

在模拟电路中，由高频模拟信号引起的杂散电流会干扰其他模拟元件的工作，或干扰器件的模拟部分混合信号分量．当寄生电感低至1 nH时，来自一个迹线/元件的模拟信号可在另一个迹线/元件中诱导低电平振荡。寄生电容也会导致串扰，甚至低水平的寄生电容也会影响放大电路的增益。

降低寄生电容和电感

不幸的是，您永远无法完全消除寄生。但是，您可以做出一些简单的布局选择，以帮助减少寄生带来的问题。选择正确的元件还可以防止寄生电容和电感引起的信号问题。

减小寄生电感需要使等效线圈的迹线覆盖面积尽可能小。要做到这一点，最好的方法是将关键轨迹的地平面直接放置在包含地平面的层之上。在四层板中，可以将电源平面放在底层，并在电源和地平面之间布线一些敏感的走线。这将防止来自一层信号的EMI在另一层信号中诱导噪声。

确保设计的完整性与智能布局和电路板规划。

在你的层堆叠薄层将减少回路面积和寄生电感，它将增加寄生电容。因此，你需要电感最小化和电容最大化的最佳点。你可以用手计算这个最佳点，也可以用仿真工具用不同的层叠来确定正确的层厚。在某些情况下，如果您正在使用具有大量层的板，层厚度将受到限制。

IC制造商一直在通过实施新的架构来解决与寄生相关的问题。例如，一些较新的开关ic在其芯片中以三维和平行/反平行方向排列fet。这种排列类似于差分对，它很好地抑制了这些电路元件之间的辐射EMI。这也几乎消除了IC中相邻电路元件之间的寄生电感，使这些组件更不受辐射或外部EMI的影响。

在较新的高速数字应用中，多条数据线可以以10s Gbps的速度运行，寄生电容和电感可以沿信号路径产生阻抗失配。由寄生引起的任何不匹配都会在线路上的某个地方产生反射，最终增加定时抖动和比特误码率。传输高速数据的信号线的阻抗应该匹配。

使用正确的设计软件将帮助您实现最佳的布局选择，并减少寄生电容和电感造成的问题。包含模拟功能的设计包可以帮助您识别由寄生引起的阻抗不匹配。您还可以尝试不同的布局选项，这将帮助您最小化寄生对信号完整性的影响。

幸运的是，Cadence提供了正确的布局和设计软件与轻松集成分析和仿真工具确保您的设计工作流程不会中断，并且您的设计在出厂制造时仍然保持完整性。

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