ESD保护设计CMOS集成电路的技术
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如果电子元件能梦想,那么他们也会容易做噩梦,噩梦会对静电放电(ESD)。根据防静电协会,25%的所有电子产品的损坏原因不明的可以归因于ESD。这些损失成本电子工业每年估计有50亿美元。所以,ESD保护的必要性和设计考虑各级不能被夸大。
什么是防静电,导致这一现象的原因是什么?
防静电释放电荷(静电),处于静止状态。这主要是由一个失衡的电子,呆在一个特定的表面,或在环境空气。电子的不平衡,造成的缺乏或过剩的电子,产生一个电场,能够影响其他对象的距离。
ESD也指的是发生在两个物体与接触到另一个反对指控。如果这两个物体接近足够的电压时,会创建一个电压尖峰,并生成一个电磁场。
我们经历ESD定期的影响。研究发现,一个典型的人体可以建立费用(称为“静电势”)在500年和2500年之间伏在一个8小时工作制。然而,损坏电子组件可以发生在25伏。
ESD保护的重要性
静电是一种最失败具有挑战性的可靠性问题集成电路(ic)和其他电子系统。事实上,工业统计数据表明,30%以上的集成电路故障是由委托人或电过分强调(EOS)事件,每年造成数十亿美元的损失。
然而,知道有一个问题和实现解决问题的办法并不是相互排斥的。此外,当前的解决方案不是一个放之四海而皆准的解决方案。虽然这些工作(电磁干扰)可能确实对电子系统造成同等水平的危险,他们的攻击方法不统一。
知道你能做什么来防止EOS事件可以节省时间和金钱
全世界都知道ESD保护所需的所有集成电路及其他电子产品。然而,并不是每一个预防措施是每个ESD模型同样有效。我将进一步在接下来的几个段落,他们提出了不同的模型和保护问题。这也进一步说明我没有早些时候,一个一刀切的做法是不合理的。
类型的ESD应力模型
委托人在各种情况下可能发生。为了更好的解决这些问题,这些ESD应力模型分为三个特定类型或模式。ESD应力模型的三种类型的人体模型(HBM),机模型(毫米),和带电设备模型(CDM)。
这三个基本模型是用于工业测量集成电路的ESD保护水平和评估ESD应力在不同情况下的影响。
人体模型
HBM,顾名思义,代表ESD应力引起的静电现象,发生在一个静电带电人体接触芯片和形成一个放电路径。
机模型
MM代表ESD应力造成的现象,发生在与静电带电机器或工具接触芯片和地面形成一个放电路径在生产线。
带电设备模型
清洁发展机制是一个场景,在该场景中,IC(集成芯片)被指控在制造、生产或运输。此外,内部和外部之间的电荷转移发生后的IC集成电路接触任何导体或地面。
ESD保护设计CMOS技术
静电放电(ESD)保护设计需要在CMOS集成电路技术。ESD保护器件CMOS技术的选择包括二极管、场效应管、可控硅整流器(SCR)。
然而,这些ESD保护装置有一些不必要的副作用。简单地说,他们导致信号在高频损失输入/输出(I / O)垫由于寄生电容。因此,为了减少这些影响的ESD保护电路高频性能,ESD保护电路在I / O垫必须仔细设计。
一旦你能够减少寄生电容,ESD保护电路可以很容易地结合或协同设计与高频电路。随着高频电路的操作频率增加,芯片上的ESD保护设计连续高频应用程序将是一个重要的设计因素。
CDM ESD保护设计的挑战
近年来,自动化机械和设备的广泛使用在生产线上,清洁发展机制已被证明是最具破坏性放电机理的ESD应力模型。清洁发展机制已逐渐成为最重要的问题方面的ESD保护设计。
创建一个ESD安全的环境有助于提高测试的可靠性
清洁发展机制的最重要的特征之一是低阻抗放电路径,导致极快的电荷转移。这个属性是什么让CDM的担忧在CMOS技术设计考虑防静电保护。这是为什么,在CDM放电,上升时间很短(通常,0.25 - -0.75 ns),这需要短暂触发时间CDM ESD保护的设计。
此外,随着芯片集成技术的提高和新的包装技术的发展,芯片的等效寄生电容增加。因此,导致增加的电荷量由芯片,这需要增加CDM ESD保护的保护功能的设计。
总之,ESD保护的重要性设计CMOS集成电路的技术不能被夸大。ICs的不断进化和功能在应用程序和功能方面,很明显,设计ESD保护也必须发展。
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