PCB设计中的DDR路由技术
看着孩子学会系鞋带对父母来说是一种令人沮丧的经历。鞋带会到处乱飞，最终会缠在一起，最后你会打一个大结。有时候用剪刀来解决问题是很有诱惑力的。但当孩子终于成功，第一次系好鞋带时，这是一个值得庆祝的时刻。
有时印刷电路板的布线也有同样的感觉。当第一次布置PCB设计时，到处都是乱七八糟的网，看起来就像以前的鞋带之战一样——除了现在有2000双鞋要处理。然后，我们的目标是到达那个兴奋的时刻，在那里，路由完成了，并正确地完成了。当涉及到高速内存路由时，这可能比你想象的要复杂得多。让我们来看看一些可以帮助您的DDR路由技术。
DDR路由技术的重要性
双数据速率(DDR)存储器在今天的印刷电路板设计中非常普遍。许多设计将使用这种内存配置的某些版本，在布局中需要特定的路由模式。DDR之所以得名，是因为它能够在每个时钟周期发送和接收两次信号，这是原始单数据率(SDR)内存的两倍。由于这种加倍的速率，DDR内存的跟踪路由必须包含更严格的参数，以满足性能规范。
设计记忆电路的关键在于满足它的时序规范。每个信号都需要定时，这样数据才能被捕捉到相关时钟信号的上升沿和下降沿．随着DDR内存的每一次迭代，数据速率都在增加，时间间隔将变得越来越窄。这就是精确的地方路由模式是满足时间要求所必需的。
当针对匹配长度调优DDR路由时，像这样的蛇形路由非常重要
这不仅仅是路由跟踪
在开始在DDR设计中铺设轨迹之前，您仍然需要在放置中遵循高速设计的基本原则。这包括放置部件以重建原理图上定义的信号路径，并保持敏感的高速电路与其他可能导致干扰的电路隔离。您还需要在放置位置中为DDR路由通道和引脚转义路由提供足够的空间。与此同时，您需要将存储芯片紧密地放在一起，并按顺序定位它们，从最低的数据位芯片开始，到最高的数据位芯片结束。
在DDR设计中需要注意的另一个布局领域是电力输送网络的设计。参考电压在内存路由的信号完整性中起着非常关键的作用。不正确的参考电压会导致信号的错误触发，因此需要适当的滤波来保持其指定的电平。这意味着增加旁路电容器，以稳定您的电网，这将占用额外的空间在您的位置。
DDR电路的布线注意事项
如前所述，DDR电路的关键点在于时序。这意味着时钟线将决定存储芯片数据线输入和输出的时间。电信号不能加速，所以控制计时的唯一方法是增加走线的长度，以延迟时钟信号的到达。这是通过在跟踪路由中添加蛇形路由来实现的。通过调整时钟信号的到达时间，数据线也可以进行类似的调整，以便每一位数据到达并在下一个时钟周期之前稳定下来。
有两种不同的路由方法，通常用于路由DDR电路，t -拓扑和flyby拓扑:
的T-topology方法当数据线直接连接时，以分支方式将命令、地址和时钟信号从控制器路由到内存模块。这种方法最初用于DDR2，但无法处理DDR3和DDR4更高的信号速率。分支是路由的一个挑战，但具有能够处理多模封装的高电容负载的优势。
的飞越拓扑路由更像是一个菊花链拓扑，它将命令、地址和时钟信号以链的形式从控制器路由到内存模块。同样，数据线直接连接控制器和内存模块。该方法通过减少t型拓扑的跟踪存根数量来支持更高频率的操作，这也提高了其信号完整性。飞越拓扑的菊花链结构也比t型拓扑的分支结构更容易路由。
为所有这些行计时的关键是在路由中使用跟踪长度调优和跟踪长度匹配。DDR跟踪只有在满足定时规范时才会按预期执行。这些规格可以在数据表中找到，您应该设置高速设计约束以保持这些长度规格。
另一个需要记住的重要因素是，您在板的哪一层进行路由也会对您的路由产生影响。内层路由(条带线)将具有与外层路由(微带)不同的性能特征，这将影响信号的速度。内层和外层轨迹的调整不能简单地匹配，它们必须调整以考虑到不同的层特征。此外，随着DDR的每个新版本的信号定时变得更加关键，需要在您的总信号路径长度中考虑整个飞行时间(TOF)以进行匹配。这意味着将内部封装引线尺寸也包括到迹长计算中。
先进的PCB设计工具，如Cadence Allegro，可以使复杂的布局有所不同
未来就是现在
我们已经看到DDR内存功能和支持它的PCB走线路由多年来稳步发展到目前的DDR4技术水平。现在我们即将进入DDR5内存发展的下一个阶段。由于DDR5的基本速度是DDR4的两倍，路由规范可能会更加严格。为了保持这种先进技术的领先地位，PCB设计人员需要能够处理他们将遇到的新挑战的布局工具。他们将需要DDR路由的流程规划能力，以及内置在PCB设计工具中的高级迹长匹配和调优功能。
的PCB设计工具Cadence可以为您提供设计这些高级DDR路由方法所需的功能和性能。Allegro PCB Designer具有约束驱动的过程，可以简化这些DDR路由拓扑的设置，以便您可以开始设计您的电路板的重要业务。
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