CPLD和FPGA:你需要为您的数字系统吗?

冰箱磁铁的诗歌是我最喜欢的一个部分别人的房子。得到机会离开傻,编码消息给别人或混搭一些有趣的测深废话总是让我笑。市场无疑在过去的几年里,不过,与一大群主题可用。选择使用哪一个磁铁最好的语言混合可以得到乏味与启示等不错的选择,培根,不平的猫,和数学爱好者。不幸的是,并不是所有的逻辑阵列冰箱磁铁一样有趣的思考诗歌。

朋友,SPLD CPLD、FPGA、ASIC的字母汤…可编程逻辑设备和信号标准是广泛的。选择一个复杂可编程逻辑器件(CPLD)和现场可编程门阵列(FPGA)围绕您的设计取决于应用程序,和市场上有大量的选项。让我们看看cpld和fpga之间的权衡。

利用CPLD和FPGA集成电路

尽管所有数字逻辑电路可以由NAND和和盖茨的创意组合,使用个人NAND和和7400 ICs是禁止用于创建可编程逻辑电路。使用CPLD和FPGA可编程逻辑通常是一个更好的选择,你有一个广泛的功能在一个更小的足迹。

大多数cpld实现sum-of-product组合逻辑和逻辑操作的可选的人字拖。使用组合逻辑函数支持宽扇入。出于这个原因,CPLD与大量的输入可能是一个更好的选择比一个低数量的FPGAI / O引脚对于简单的应用程序。逻辑块的数量而言,FPGA可以包含大约100000个逻辑块而CPLD只包含数以千计。这意味着fpga可以专门用于更复杂的计算和应用。

cpld可编程使用的电可擦可编程只读存储器(eepm),所以它们的配置存储在非易失性内存重新引导之后,甚至可以访问。相比之下,fpga是静态随机存取存储器(SRAM)的美联储和比特流必须从外部非易失性存储器设备。CPLD的一个典型用例是配置FPGA系统启动时。然而,fpga的主要芯片制造商在设计下一代非易失性内存,消除外部模块的必要性。

FPGA的可重构性质和复杂的体系结构使他们的延迟信号处理不可预测的。简单的计算操作执行的数量在你的FPGA为预测延迟是不够的。相比之下,cpld为相同的开关频率低得多这个延迟由于其简单的架构。这是很重要的考虑,如果你需要同步并行数据在不同的信号网。

了解如何使用CPLD和fpga可以节省你在未来无数个小时

信号完整性和热管理

年长的cpld家庭消耗足够的力量让他们禁止在应用程序需要电池供电。今天的更新的cpld更多权力高效,在电池供电的设备和电力消耗热管理更少的问题。

相比之下,满负荷运行的FPGA时钟速度和在高频切换需要一定程度的热管理;如被动散热器或更密集的活动方法,例如使用风扇或者甚至一个蒸发换热器。在董事会层面,你需要确定最佳热管理策略以保持温度低于结温。

在实际的切换频率,许多fpga和cpld的功能块锁相环(pll)和/或延迟锁定环(dll)频率合成。这允许增加到一个更高的时钟频率值作为特定任务所必需的。请注意,这可能会加剧已经有问题的热问题;可能是一个好主意包括一个可更换风机,打开时,时钟频率和/或芯片温度超过一定的值。

当包括CPLD和FPGA板,要么设备的开关速度将决定你的信号会产生传输线的行为痕迹。在这里,实际的开关速度是重要的参数,而不是数据速率。而不是单独阻抗匹配每个输出跟踪这些设备,你最好在你的董事会,以确保实现阻抗控制设计的痕迹是正常终止。

单端信号很好对于简单的应用程序,但先进的应用程序涉及高速和/或更长时间的痕迹应该使用微分信号标准。cpld和fpga的通用微分信号标准低电压差分信号(LVDS),当前模式逻辑(CML)和低电压正射极耦合逻辑(LVPECL)。你需要你的集成电路和程序设计你的示意图/布局所需的信号标准。

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将继续予以

虽然你可能不是在设备上阅读这篇文章,使用FPGA,他们可能变得更加无处不在的智能手机和电脑的人工智能和机器学习的应用。这些芯片的可重构特性提供了专门的处理复杂算法没有消耗计算资源专用这些设备的基本功能。

直到fpga是大规模生产的优化,他们可能仍是罕见的在大多数设备。如果你正在寻找高速度、低成本,以及更低的能耗,一个特定于应用程序的集成电路(ASIC)可能是一个更好的选择。你会牺牲适应性,但是你会赢得高容量的设备运行成本较低。

使用asic的缺点是所需的初始投资。因为没有可重构的硬件,你必须与铸造制造和包装你的ASIC。胚根端胚乳成本,然而,在最初的asic单位生产成本较低,使其高容量生产一个更好的选择。

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